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[Nexys4 DDR프로젝트] Function Generator Function Generator with FPGA board Board: Nexys4 DDR pmod Module: Pmod DA4 (AD5628) This Function Generator generates not only PWM, but also Triangular, Sawtooth and SIne waves. It can change Frequency, Duty Ratio, Amplitude of output signal. Output signal is selected by PC through UART Communication. It was developed by SeonTaek Oh, Jan Park under the supervision of Prof. Young-Keun Kim, for a .. 2019. 4. 15.
[Nexys4DDR 프로젝트] Clock Divider Module 설계 안녕하세요. Verilog 입니다. 오늘은 Clock Divider Module을 설계해보려고 합니다. Nexys4 DDR은 100MHz의 기본 클락을 가지고 있습니다. 하지만, 통신을 사용하거나, 다른 모듈을 사용할 때, 100MHz가 아닌 더 낮은 주파수의 클락을 사용해야 하는 경우가 있습니다. 이런 경우에, 100MHz 클락을 나누어서 사용해야 합니다. 코드를 먼저 보겠습니다. 위의 코드를 보시면 100MHz의 Rising Edge마다 q 값을 하나씩 counting 합니다. q 값이 저희가 지정한 param 값과 같은 값이 되면, clk_out 값을 토글 하는 코드입니다. 여기서 param 값은 아래 수식을 통해서 계산 할 수 있습니다. ---------------------------------.. 2019. 4. 2.
[Nexys4 DDR 프로젝트] Flip Flop 만들기 안녕하세요. Verilog입니다. 오늘은 Sequential Circuit인 Flip-Flop들을 코딩으로 만들어 보려고 합니다. Flip-Flop은 메모리의 가장 기본적인 파트로 이전상태를 기억하는 회로 입니다. 오늘 만들어 볼 플립플롭은 D Flip Flop과 T Flip Flop을 만들어 보겠습니다. D 플립플롭의 회로와 Truth Table은 아래 그림과 같습니다. 클락에 맞춰서 Output Q는 D의 결과를 따라가는 플립플롭입니다. D Flip Flop은 Behavioral Modeling을 통해서 작성할 수 있습니다. 코드는 아래와 같습니다. -------------------------------------------------------------------------------module.. 2019. 3. 16.
[Nexys4 DDR 프로젝트] Multi 7-Segment 구현 안녕하세요. VeriLog입니다. 이번 시간에는 Nexys4DDR에 있는 7-segment 사용법에 대해서 배워보려고 합니다. 지난 시간에 Behavioral Modeling 방법을 사용해 7-Segment Decoder를 만들어 보았습니다. 하지만, 한가지 문제가 있었습니다. 바로, 임의의 숫자를 표시하면, 그 숫자가 모든 7-segment에 표시가 된다는 문제점 이었습니다. 이는 모든 Cathode가 이어져 있기 때문입니다. 이 문제점을 해결하기 위해서는, Anode를 켰다가 껐다가를 반복하면서 원하는 숫자를 표시해야합니다. 예를 들어 4개의 7-Segment에서 0123이라는 숫자를 표시하고 싶다면, 1. Anode[3] On, Others Off2. Cathode —> 0표시3. Anode[2] .. 2019. 3. 10.

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