[Nexys4 DDR]10 [Nexys4 DDR 프로젝트] Gate-Level Modeling 안녕하세요. VeriLog입니다. 오늘은 HDL (Hardware Design Language)의 방법 중 하나인, Gate-Level Modeling에 대해서 이야기 하고자 합니다. Digital Logic에 대해서 배워보신 분들은 (AND / OR / NOR / XOR / NAND) Gate 등에 대해서 들어보셨을겁니다. Gate-Level Modeling은 위와 같은 Gate들을 이용해서 Hardware를 디자인 하는 방법입니다. 즉, Primitive 게이트들의 연결을 통해서 모듈의 기능을 기술하는 방법입니다. Vivado는 Primitive Gate들을 사용자가 정의하지 않더라도 사용할 수 있도록 제공해줍니다. and / or / nand / nor / xor / nor / buf / not 등.. 2019. 1. 15. [Nexys4 DDR 프로젝트] Vivado 설치 및 프로젝트 만들기 안녕하세요. VeriLog입니다. 앞으로 Verilog를 이용하여 FPGA를 설계하는 것에 대한 포스팅을 하려고 합니다. 앞으로의 포스팅을 따라하시기 위해서는 1. Nexys4DDR 보드 2. Vivado2017.2 이 필요합니다. 이번 시간에는 Vivado 2017.2 다운 받는 방법에 대해서 소개하고, 프로젝트 생성하는 방법에 대해 소개하려고 합니다. Vivado 설치방법은 아래와 같습니다. 유의사항. - Vivado를 다운 및 설치하기 위해서는 최소 60GB 이상의 메모리가 필요합니다. Step 1. Xilinx 홈페이지에 접속하여 Vivado 툴을 다운로드 받는다.1-1 Xilinx 홈페이지 (http://www.xilinx.com)에 접속한다. 1-2 SUPPORT 메뉴 아래 Downloads .. 2018. 12. 11. 이전 1 2 3 다음
