안녕하세요. VeriLog입니다.
앞으로 Verilog를 이용하여 FPGA를 설계하는 것에 대한 포스팅을 하려고 합니다.
앞으로의 포스팅을 따라하시기 위해서는
1. Nexys4DDR 보드
2. Vivado2017.2
이 필요합니다.
이번 시간에는 Vivado 2017.2 다운 받는 방법에 대해서 소개하고, 프로젝트 생성하는 방법에 대해 소개하려고 합니다. Vivado 설치방법은 아래와 같습니다.
유의사항.
- Vivado를 다운 및 설치하기 위해서는 최소 60GB 이상의 메모리가 필요합니다.
Step 1. Xilinx 홈페이지에 접속하여 Vivado 툴을 다운로드 받는다.
1-1 Xilinx 홈페이지 (http://www.xilinx.com)에 접속한다.
1-2 SUPPORT 메뉴 아래 Downloads & Licensing 메뉴를 클릭한다
1-3 “Vivado HLx 2017.2: All OS installer Single-File Download” 파일을 다운로드 받는다.
1-4 클릭을 하게 되면, Xilinx 로그인 화면으로 이동하게 된다. 회원 가입 후, 다운로드를 시작한다. (한 계정 당, 한 개의 License 만 받을 수 있으므로, 각자의 ID를 만든다)
Step 2. 설치파일을 실행하여 Vivado를 설치한다.
2-1 다운로드가 완료되면, 압축파일을 푼다.
2-2 설치 실행 파일인 xsetup.exe 파일을 실행한다.
2-3 아래 그림과 같은 설치 초기화면이 나오면 Next 버튼을 클릭한다.
2-4 I Agree에 모두 Check를 하고 Next 버튼을 누른다;.
2-5 Vivado HL_WebPACK을 클릭한 후, Next 버튼을 누른다.
2-6 다음 화면과 같이 Check를 한 후, Next 버튼을 누른다.
2-7 경로를 설정해준 다음 Next 버튼을 누른다.
2-8 Install Summary가 나오면 확인 후, Install 버튼을 통해 설치를 한다.
Step 3. License 등록.
3-1 Install이 완료되면, Manage Xilinx License 프로그램을 실행시킨다.
3-2 왼쪽 Tab에서 Load License를 클릭한다.
3-3 Xilinx 홈페이지에서 Xilinx Product Licensing Site 에 들어간다.
3-4 Licensing Site에서 ISE WebPACK License를 다운 받는다.
3-5 Manage Xilinx License 프로그램에서 Copy License를 클릭하여, 다운받은 License를 클릭해준다.
Step 4. 새 프로젝트 만들기.
4-1 설치된 Vivado 2017.2를 실행해준다.
4-2 File -> New Prokect를 클릭
4-3 Next 클릭
4-4 프로젝트 이름, 경로를 설정한 다음 Next 버튼을 눌러준다. 이때, Vivado는 한글이나 특수문자가 포함된 경로를 인식하지 못하기 떄문에, 한글이나 특수문자가 없는 경로로 설정해준다.
4-5 RTL 프로젝트를 선택하고 Next를 눌러준다.
4-6 소스 파일들을 생성하거나 추가하는 부분이지만, 뒤에서도 할 수 있기 때문에, Target Language와 Simulator Language를 Verilog로 설정 후 Next를 눌러준다.
4-7 Constraint 파일을 추가하는 부분이지만, 뒤에서 추가할 수 있기 때문에, Next를 눌러준다
4-8 보드를 선택하는 부분이다. 우리가 사용하는 Nexys4 DDR의 이름인 xc7a100tcsg324-1 를 찾아서 Next를 눌러준다.
4-9 지금까지 설정한 프로젝트 내용이 맞는지 확인 후, Finish를 눌러주면 프로젝트가 생성된다.
이번 시간에는 Vivado 설치와 프로젝트 생성법에 대해서 배웠습니다.
Vivado의 사용 방법은 xilinx에서 제공해주는 튜토리얼에 설명이 잘 되어 있으므로 생략하도록 하겠습니다.
다음 시간부터는 HDL (Hardware Design Language)의 세가지 방법인
1. Gate-Level Modeling
2. Dataflow Modeling
3. Behavioral Modeling
에 대해서 배울 예정입니다.
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